蜗窝科技

@bear20081015：的确，不论是A32还是A64指令集，每个汇编指令都是32bit的，因此，instruction cache中的data信息应该就是32个bit，不过，spec中定义获取了两个20bit的data，共计40个bit，其实上面的回答我也是猜测的，可能又8个bit的控制状态信息，我也没有找到那多余8个bit的定义。

@linuxer：谢谢linux！第一个问题我没有疑问了，应该就是你说的那样。第二个问题你提到“虽然指令是32个bit，但是instruction cacheline中的数据并不是只有指令，还有其他的控制数据，因此需要两个寄存器。 ”，这样解释确实比较合理。但这样的话就意味着每个指令实际上还有额外的8个bit来指示其状态，这些bit是作为控制数据存储在entry中的?另外，不知道你有没有找到文档来解释这两个寄存器是如何combine成一个指令的，以及这8个控制bit的含义?多谢！

致敬 wowo，很少有做技术还会思考这么多的。学习了。加油wowo

@linuxer：因为会出现一种情况，几个core都在等同一把锁。这个时候就要知道哪个core拿锁。是不是core出现了问题，没有释放

@bear20081015：我没有研究过ARMV8的cache，不过既然你问了这个问题，我就花了一点时间看了看，我的想法是这样的： 1、ARM Cortex A53的物理地址空间是1TB，也就是说物理地址有40个bit 2、cache的机制采用Physically Indexed Physically Tagged (PIPT) 3、对于64KB的cache，其物理地址的组成是：0～5bit是cacheline offset（共计6个bit），6～14是set index（共计9个bit），15～39bit是tag（共计25个bit）。 4、对于8KB的cache，其物理地址的组成是：0～5bit是cacheline offset（共计6个bit），6～11是set index（共计6个bit），12～39bit是tag（共计28个bit）。 5、ARM Cortex A53的的L1 cache size可能的情况包括：8KB, 16KB, 32KB, or 64KB 作为编成接口，当然要cover所有的情况，因此tag address是28个bit（对应cache size是8KB的情况）。 虽然指令是32个bit，但是instruction cacheline中的数据并不是只有指令，还有其他的控制数据，因此需要两个寄存器。 我对ARMV8不熟悉，可能理解有误，仅供参考。

@tigger：仅有owner跟next的情况下应该是无法知道持有锁的是哪一个core。不过你为何要知道哪一个core持有锁呢？具体的应用场景是什么？

@tigger：我理解应该没办法知道。除非恰好这个spinlock是全局变量，然后可以通过system.map知道lock的名字。再看看code看能不能知道是哪段code拿到的。局部变量只能打开debug宏了。

请问@wowo和@linuxer有没有研究过ARMV8里面的指令cache？我们最近碰到的一个问题要dump出指令cache的内容，但感觉spec上面的描述没怎么看明白（DDI0500F: ARM Cortex A53 Technical Reference Manual (TRM), r0p4 6.7.2节）。 P326页提到：The L1 Instruction memory system has the following key features: • Instruction side cache line length of 64 bytes. • 2-way set associative L1 Instruction cache. • 128-bit read interface to the L2 memory system. 也就说，cacheline的大小是64个字节，占6个bit;假设L1 instruction cache大小是64K的话，由于是2个way，那么用于set选择的bit应该是9个bit。所以留给TAG的bit也就是39-（6+9）=24个bit。但为什么在P340页描述的instruction cache line中tag的格式中， TAG address是28个bit呢？ Bits Description [31] Unused. [30:29] Valid and set mode: 0b00 A32. 0b01 T32. 0b10 A64. 0b11 Invalid. [28] Non-secure state (NS). [27:0] Tag address. 更疑惑的一点是：在P340页提到“The CP15 Instruction Cache Data Read Operation returns two entries from the cache in Data Register 0 and Data Register 1 corresponding to the 16-bit al igned offset in the cache line: Data Register 0 Bits[19:0] data from cache offset+ 0b00. Data Register 1 Bits[19:0] data from cache offset+ 0b10. In A32 or A64 state these tw o fields combined always represent a single pre-decoded instruction.” 一条指令是32个bit，不是直接用一个寄存器就能返回去所有的data么？为什么要用到寄存器0和1呢？谢谢！

如果我只知道，arch_spinlock_t里面的owner跟next，我有方法知道是那个进程拿到了锁么？？或者说哪个core。我想到有一种情况 比如我现在有8个core，core 1到core7 都在等同一把锁。owner 跟 next相差7，说明有7个thread在等，根据spinlock的原理，那么肯定是那个不再等的core上面拿了锁。 但是我又如何证明锁是被哪个core拿了呢？ 再仅有owner跟next的情况下，是不是没法确定，必须打开debug的宏才知道呢？

@qq2shui：阅读的话，用一个RSS订阅器应该就可以搞定。不过用手机看着应该很吃力吧~~ 打赏按钮？您是指money吗？这个蜗窝暂时不能弄啊，我们的文章，第一目标是把自己写明白，在这个目标实现之前，哪里好意思让向大家伸手啊。再说，关系到钱的话，安全性需要好好论证，以蜗窝们业余的精力，怕hold不住啊。 不过还是多谢qq2shui的建议，希望能有精力让蜗窝做的更好~~