linuxer
    @RaulXiong:回复温柔海洋,X86架构比较单纯,基本上的组件都是标准的,涉及DMA buffer访问的路径有两条: 1、CPU core<----前端总线--->北桥芯片<---->DDR memory。 2、设备(内嵌DMA控制器,有能力发起DMA操作)<------PCIe总线----->北桥芯片<---->DDR memory 由于北桥芯片有snoop的能力,因此,X86架构下,所有的memory访问都是coherent的。这也许就是你贴的代码注释中的“coherent architectures”的含义吧。 对于ARM架构,它不是那么玩的,ARM的策略是大家一起来玩,也就是博采众家之长。它采用license IP的方式,让更多的厂商加入ARM建立的生态系统。当然,这也就意味着架构的多样性。我们以你例子中的声卡驱动为例,在ARM arch下,其实系统拓扑有多种,例如声卡设备可以结在AMBA(APB)总线上(大部分的嵌入式设备应该这样),也可以接在PCIe总线上(然后通过AMBA bus接到CPU core上),即便是声卡设备和CPU core是通过AMBA连接,也许互联器件不支持coherence。因此,ARM是不是coherent architecture呢?我只能说是和具体的实现相关。随着ARM公司在服务器领域的耕耘,我猜ARM应该可以慢慢的象X86那么“高档”的,哈哈
    Why Memory Barriers?中文翻译(上)  发表时间:2016-11-01 22:49
    linuxer
    @RaulXiong:回复RaulXiong同学,同意你的说法,就算是有IOMMU,也不能保证cached DMA buffer是coherent的,重点应该是连接CPU core以及device的互联器件是否支持coherence,如果有这个能力,那么就能够snoop CPU cache。
    Why Memory Barriers?中文翻译(上)  发表时间:2016-11-01 22:26
    RaulXiong
    @crazy:你的具体问题是什么?我初步看了看那段代码,不是很难理解。
    perfbook memory barrier(14.2章节)中文翻译(下)  发表时间:2016-11-01 18:48
    RaulXiong
    "上面的代码实际上是达不到想要的效果的,因为这不是真正的数据依赖,而是控制依赖。在这种场景下,由于CPU会进行分支预测,因此CPU会“抄近路”执行第五行的load操作,在这种情况下,需要修改代码如下:" 前后的代码是一样的。我猜上面的代码在q = &b之前是read dependency barrier,下面的代码在q = &b之前是read barrier吧?
    perfbook memory barrier(14.2章节)中文翻译(下)  发表时间:2016-11-01 18:30
    RaulXiong
    一个小笔误“在两个CPU都执行完上面的代码之后,如果X等于1,那么我们一定可以得到B等于0。” 应该是B等于1.:)
    RaulXiong
    @RaulXiong:我先自己回答一下,这里说的应该是C自己的invalidate queue。barrier的操作应该也只能影响本CPU的queue。
    温柔海洋
    @RaulXiong:这个话题非常好,讨论着也很有实用性,跟你说,我看到我这边内核: sound/core/pcm_native.c里面有这么一段话: /* * Only on coherent architectures, we can mmap the status and the control records * for effcient data transfer. On others, we have to use HWSYNC ioctl... */ #if defined(CONFIG_X86) || defined(CONFIG_PPC) || defined(CONFIG_ALPHA) /* * mmap status record */ static int snd_pcm_mmap_status_fault(struct vm_area_struct *area, struct vm_fault *vmf) { struct snd_pcm_substream *substream = area->vm_private_data; struct snd_pcm_runtime *runtime; if (substream == NULL) return VM_FAULT_SIGBUS; runtime = substream->runtime; vmf->page = virt_to_page(runtime->status); get_page(vmf->page); return 0; } static const struct vm_operations_struct snd_pcm_vm_ops_status = { .fault = snd_pcm_mmap_status_fault, }; #endif 大家一看就知道 ,大概是想重载 缺页异常里面的那个回调,实现内核态和用户态的自由数据通讯。但是代码也只是说明了在这些非arm架构下可以实现。说明X86架构实现的比较高档,可以从硬件级别做到coherence。
    Why Memory Barriers?中文翻译(上)  发表时间:2016-11-01 14:59
    RaulXiong
    请教作者一个问题,文中“当然,要修正这个问题非常简单,修改20行代码为smp_rmb即可。一旦执行了smp_rmb,就会mark invalidate queue中的entry,这时候,CPU执行后续的load操作都必须要等到Invalidate queue中的所有缓存的invalidate message”。请问smp_rmb可以标记非本CPU的invalidate queue吗?如果可以的话看起来这个invalidate queue不是perCPU可见的资源了?
    RaulXiong
    RCU的原理这一块相对来说容易理解,个人感觉最精髓的在于如何寻找判断GP结束的时机。笔者在这方面有什么计划吗?
    Linux内核同步机制之(七):RCU基础  发表时间:2016-11-01 14:46
    RaulXiong
    @RaulXiong:你说的很准确,对,dma_alloc_coherent支持让device去重载它的实现,所以根据不同的硬件能力分配的buffer是可以不同属性的。我仅仅是看了默认的dma_alloc_coherent实现。 不过,就算是有IOMMU,如果不能snoop CPU的cache,那么分配的buffer也不能是cached。如有错误请指教。
    Why Memory Barriers?中文翻译(上)  发表时间:2016-11-01 14:40

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