farmer
    @linuxer > 在ARM architecture中,对一个normal memory location而言,是否是coherent是和> 它的页表中的shareability attribute的设定相关。 > (1)non-shareable。根本不会再多个agent之间共享,不存在coherent的问题。 > (2)inner-shareable。说明inner shareable domain中的所有的agent在对该内存>进行数据访问的时候,硬件会保证coherent。 > (3)outer-shareable。说明outer shareable domain中的所有的agent在对该内存进行数据访问的时候,硬件会保证coherent。 您好,我是arm新手,请教个问题: 这里说“硬件会保证coherent”,既然硬件会保证,为啥还需要软件管理cache? 我的一种猜测是这样的:硬件按照一致性协议能够保证真实的执行顺序的结果在shareable domain里看到的是一致的,但是硬件不能保证按照软件顺序执行,所以需要软件参与控制。 这种理解对吗? 望您指点,谢谢 :)
    Why Memory Barriers?中文翻译(上)  发表时间:2019-05-26 23:08
    zhaoge.zhang
    @linux小白:休眠的时间是HZ/10,对于arm(HZ=100)来说,休眠的时间就是1ms。 1.对于arm(HZ=100),所以可以得出100 * HZ = 1 S,所以 HZ = 10 ms 2.休眠的时间是HZ/10,所以休眠时间 = HZ / 10 = 10 ms / 10 = 1 ms
    linux kernel内存回收机制  发表时间:2019-05-26 10:21
    hczx123
    膜拜大神,什么时候才有这么清晰的思路,感觉很多东西都是模模糊糊的
    浅谈Cache Memory  发表时间:2019-05-24 14:32
    fsleehx
    写到很好。
    支持与合作  发表时间:2019-05-22 23:33
    威点零
    研究了一下: 为gic中断分配cpu, GIC_DIST_TARGET寄存器为gic中断提供8-bits的目标CPU,一个GIC_DIST_TARGET寄存器可服务于4个gic中断。为什么一个CPU target只需要8bit呢?因为cortex_a9_gic只支持8个CPU。若CPU targets=0xff,表示任何一个cpu都可处理该中断,如果CPU targets=0x01,则表示只有CPU0可处理该中断。GIC_DIST_TARGET结构如下: b31-b24 b23-b16 b15-b8 b7-b0   CPU targets CPU targets CPU targets CPU targets offset3 offset2 offset1 offset0
    linux kernel的中断子系统之(七):GIC代码分析  发表时间:2019-05-22 16:18
    威点零
    这里操作的寄存器是Interrupt Processor Targets Registers,该寄存器组中,每个GIC上的interrupt ID都有8个bit来控制送达的target CPU。我们来看看下面的图片: GIC_DIST_TARGETn(Interrupt Processor Targets Registers)位于Distributor HW block中,能控制送达的CPU interface,并不是具体的CPU,如果具体的实现中CPU interface和CPU是严格按照上图中那样一一对应,那么GIC_DIST_TARGET送达了CPU Interface n,也就是送达了CPU n。当然现实未必如你所愿,那么怎样来获取这个CPU的mask呢?我们知道SGI和PPI不需要使用GIC_DIST_TARGET控制target CPU。SGI送达目标CPU有自己特有的寄存器来控制(Software Generated Interrupt Register),对于PPI,其是CPU私有的,因此不需要控制target CPU。GIC_DIST_TARGET0~GIC_DIST_TARGET7是控制0~31这32个interrupt ID(SGI和PPI)的target CPU的,但是实际上SGI和PPI是不需要控制target CPU的,因此,这些寄存器是read only的,读取这些寄存器返回的就是cpu mask值。假设CPU0接在CPU interface 4上,那么运行在CPU 0上的程序在读GIC_DIST_TARGET0~GIC_DIST_TARGET7的时候,返回的就是0b00010000。 文章写得不错,但是上面这段,我是看了又看,有很多地方没明白。 1.上面提到每个interrupt Num由8bit控制送达的target cpu,后面又提到Cpu Interface和CPUx不是对应接的。不太明白,distributor到底是控制到cpu interface还是到Cpu的。 2.GIC_DIST_TARGET0~GIC_DIST_TARGET7是控制0~31这32个interrupt ID(SGI和PPI)的target CPU的。按第8bit来算,位数应该是32*32个bit,GIC_DIST_TARGET0~GIC_DIST_TARGET7,每个target是多少位呢? 3.假设CPU0接在CPU interface 4上,那么运行在CPU 0上的程序在读GIC_DIST_TARGET0~GIC_DIST_TARGET7的时候,返回的就是0b00010000。这里是无论读GIC_DIST_TARGET0\、GIC_DIST_TARGET1...GIC_DIST_TARGET7都是0b00010000吗? 总得看下来,看得有点晕晕的。
    linux kernel的中断子系统之(七):GIC代码分析  发表时间:2019-05-22 15:54
    ele
    @linuxer 请教下这种情况怎么处理:对于per cpu的workqueue,如果queue_work的cpu非常繁忙(大量中断或者有线程长时间占用),workqueque有可能很久才被执行吧?使用unbound workqueue是否是个好方法,由调度器调度到空闲cpu上。
    mobius
    看到最后,我得出一个结论,电压跟电荷量无关,跟“所在电场的位置”有关!对吗?
    基本电路概念之(一):什么是电压?  发表时间:2019-05-21 20:47
    smcdef
    @xsyin:一般是SoC内部。
    浅谈Cache Memory  发表时间:2019-05-21 09:55
    xsyin
    tag array是存在哪?
    浅谈Cache Memory  发表时间:2019-05-20 20:19

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