蜗窝科技

@Qwerty：不好意思，找到了。楼主以后如果有引用之前分析过的部分，可以加个链接。：）

你好。没有写过驱动，进展到此处，应该去看哪部分子系统的分析？

针对 MMU OFF / Cache ON有一些不同的见解。摘自ARMv8-A TRM --------------------------------------------------------- Behavior when stage 1 address translation is disabled When a stage 1 address translation is disabled, memory accesses that would otherwise be translated by that stage of translation are treated as follows: Non-secure EL1 and EL0 accesses if the HCR_EL2.DC bit is set to 1 For the Non-secure EL1&0 translation regime, when the value of HCR_EL2.DC is 1, the stage 1 translation assigns the Normal Non-shareable, Inner Write-Back Read-Write-Allocate, Outer Write-Back Read-Write-Allocate memory attributes. Note This applies for both instruction and data accesses. All other accesses For all other accesses, when stage 1 address translation is disabled, the assigned attributes depend on whether the access is a data access or an instruction access, as follows: Data access The stage 1 translation assigns the Device-nGnRnE memory type. Instruction access The stage 1 translation assigns the Normal memory attribute, with the cacheability and shareability attributes determined by the value of the SCTLR.I bit for the translation regime, as follows: When the value of I is 0 The stage 1 translation assigns the Non-cacheable and Outer Shareable attributes. When the value of I is 1 The stage 1 translation assigns the Cacheable, Inner Write-Through no Write-Allocate Read-Allocate, Outer Write-Through no Write-Allocate Read Allocate Outer Shareable attribute. --------------------------------------------------------- DC, bit [12] Default Cacheable. When this bit is set to 1, this causes: • The SCTLR_EL1.M bit to behave as 0 when in the Non-secure state for all purposes other than reading the value of the bit. • The HCR_EL2.VM bit to behave as 1 when in the Non-secure state for all purposes other than reading the value of the bit. The memory type produced by the first stage of translation used by EL1 and EL0 is Normal Non-Shareable, Inner WriteBack Read-WriteAllocate, Outer WriteBack Read-WriteAllocate. When this bit is 0 and the stage 1 MMU is disabled, the default memory attribute for Data accesses is Device-nGnRnE. This bit is permitted to be cached in a TLB. --------------------------------------------------------- 楼主的解释需要一个前提条件，就是HCR_EL2.DC 必须已经置1。但是这个bit默认值很可能是0，并且代码中也没有置1的操作，所以memory的属性应该是Device-nGnRnE for data access。对于 instruction access，取决于SCTLR.I bit。

@SleepDeXiang：你的回复太逗了~~~

从英文表述来看，因为device属性的memory store指令和cache 指令没有数据依赖关系，所以可以乱序执行。 但是源代码中明显是考虑到了 cache on的情况，否则也不必要在最后调用一下 cache invalidate操作。 所以我觉得在能保证 non-cacheable 的情况下，可以不必插入dmb指令。

@adance：其实我对这些概念也不是理解的特别透彻，但是我的理解就是memory barrier和cache coherence protocol是两码事。

@linuxer：真正醉心于技术的人特别是linux kernel这种博大精深的，常常会有这个想法。很佩服你还能挤出时间写这些技术博客，像我，工作时间越久越感觉能花在技术上的时间越少

力出一孔，水滴石穿，很多时候，我们忙着项目，无法从项目抽身，唯有项目到总结，这样成长才是最快的，祝福蜗窝，也要身体力行学习。

@linuxer：感谢您的回复！ 我们先抛开编译器优化带来的乱序，就讨论你上文第二种cpu乱序： 其实你上面你讲的过程中就是基于一致性协议MESI的， 我是这么理解的：以上你讲的CPU内存访问乱序其实是由于store buffer和 Invalidate Queue等结构造成的，假如没有它们，这里以你上文的store buffer例子来假设，假设没有store buffer，cpu0读取变量a的值时只能等待cpu1返回a的值并对invalidate的回应，这样的话是不是就不会有乱序了呢？ Invalidate Queue也可以以此推断，但是cpu加这两个就是为了提升性能，不至于空等待，加快处理速度，所以我觉得，这种cpu内存访问乱序的问题是为了考虑性能而对一致性协议MESI只支持弱一致性，要是强一致性，理想状态下就不会有这种问题，所以这种乱序还是属于一致性范围，cpu也提供了软件层面的memory barrier指令，来满足应用某些场合强一致性的要求。 请指教！

@foolishungry：其实从协议的角度看，需要尽量封装以屏蔽技术细节，以BLE协议为例：经过物理层的封装，在链路层就已经不再有物理channel的概念了。这样对产业化应用来说，当然是非常好的。 不过，来看你的需求，你需要每一个channel（我就当作物理通道了）的RSSI，显然，这与协议封装、抽象的天性是相悖的。 因此，不要指望能从成熟的、产业化的解决方案中找到答案！ 你的需求，随便用一个2.4GHz的tranceiver都能搞定（想利用现有的手机等蓝牙功能，就不太可能了）。